컴퓨터 구조 - 기억장치 모듈 설계, 캐시 메모리(2025 11 11)

기억장치 모듈의 설계 순서

1. 컴퓨터 시스템에 필요한 기억장치 용량 결정
2. 사용할 칩들을 결정하고, 주소 표를 작성
3. 세부 회로 설계

중요한 부분임

 

만약 필요용량이 1K ROM, 2K RAM이고

주소 영역이 ROM = 0부터 RAM = 800H이고

사용 가능한 칩이 1K X 8bit ROM, 512 X 8bit RAM일시 

 

조건을 맞추려면 RAM을 4개를 사용해서 맞춰 주어야 한다

이때 4개를 구분 하려면 cs가 4개 필요하기에 주소 비트 최상위 2비트를 구분 용도로 사용한다

칩	주소 영역 16진수	주소 비트들
ROM	000H - 3FFH	00xx xxxx xxxx
RAM1	800H - 9FFH	100x xxxx xxxx
RAM2	A00H - BFFH	101x xxxx xxxx
RAM3	C00H - DFFH	110x xxxx xxxx
RAM4	E00H - FFFH	111x xxxx xxxx

이렇게 설계 될 수 있다

주소 최상위 비트가 1인 경우 RAM영역이라고 생각할 수 있다

이때 최상위 비트 하위, 하위하위 비트를 RAM선택 bit라고 생각할 수 있다

즉 A0-A8은 RAM자체의 영역이고 A9-A10은 RAM선택 cs, 최상위 = A11은 RAM, ROM영역 선택이다

이때 ROM은 1k기에 A0-A9까지 10bit를 사용해서 영역을 선택한다

 

cs를 붙여서 RAM을 확장했기에 이는 병렬 연결에 해당한다

 

decoder특징

n개 입력시 2^n개 출력이 나옴

이때 active low로 비트가 반전되서 나옴

이때 0이 하나만 존재함

 

만약 ROM이 512로 줄어들 경우?

 

5. 캐시 메모리

• 사용 목적 : CPU와 주기억장치의 속도 차이로 인한 CPU 대기 시간을 최소화 시키기 위하여 CPU와 주기억장치 사이에 설치하는 고속 반도체 기억장치
• 특징
  • 주기억장치 DRAM보다 액세스 속도가 더 높은 SRAM을 사용
  • 가격 및 제한된 공간 때문에 용량이 적다

캐시 기억장치

• 캐시 적중
  CPU가 원하는 데이터가 캐시에 있는 상태
• 캐시 미스
  CPU가 원하는 데이터가 캐시에 없는 상태
  이 경우에는 주기억장치로부터 데이터를 읽어온다
• 적중률
  캐시에 적중되는 정도(H)
  H = 캐시 적중 / 전체 기억장치 액세스 횟수
• 캐시의 미스율 = 1 - H
• 평균 기억장치 엑세스 시간(ta)
  Ta = H * Tc + (1 - H) * Tm
  (Tc = 캐시 엑세스 시간, Tm = 주기억장치 엑세스 시간)

H가 높아지면 높아질수록 평균 기억장치 액세스 시간이 캐시 액세스 시간에 근접하게 됨

 

지역성

• 시간적 지역성
  최근에 액세스된 프로그램이나 데이터가 가까운 미래에 다시 액세스 될 가능성이 높음
• 공간적 지역성
  기억장치내에 인접하여 저장되어 있는 데이터들이 연속적으로 액세스 될 가능성이 높다
• 순차적 지역성
  분기가 발생하지 않는 한, 명령어들은 기억장치에 저장된 순서대로 인출되어 실행된다

캐시 설계에 있어서의 공통적인 목표

• 캐시 적중률의 극대화
• 캐시 액세스 시간의 최소화
• 캐시 미스에 따른 지연 시간의 최소화
• 주기억장치와 캐시 간의 데이터 일관성 유지 및 그에 따른 오버헤드의 최소

5.1 캐시의 크기

• 용량이 커질수록 적중률은 높아지지만, 비용은 증가
• 용량이 커질수록 주소 해독 및 정보 인출을 위한 주변 회로가 복잡해지기 때문에 액세스 시간이 다소 더 길어짐

5.2 인출 방식

• 요구 인출 방식
  필요한 정보만 인출해 오는 방법
• 선인출 방식
  필요한 정보 외에 앞으로 필요할 것으로 예측되는 정보도 미리 인출
  지역성이 높은 경우에 효과가 크다